Latch-up là gì

Latch-up là gì

Latch-up là một loại ngắn mạch có thể xảy ra trong một mạch tích hợp (IC). Cụ thể hơn, đó là việc vô tình tạo ra một đường dẫn trở kháng thấp giữa các đường dẫn cung cấp điện của mạch MOSFET, kích hoạt cấu trúc ký sinh làm gián đoạn hoạt động bình thường của linh kiện, thậm chí có thể dẫn đến phá hủy nó do quá dòng. Cần có chu trình điện để khắc phục tình trạng này.

Cấu trúc ký sinh thường tương đương với một thyristor (hoặc SCR), một cấu trúc PNPN hoạt động như một transistor PNP và một transistor NPN xếp chồng lên nhau. Trong quá trình latch-up khi một trong các transistor đang dẫn điện, transistor còn lại cũng bắt đầu dẫn điện. Cả hai đều giữ cho nhau ở trạng thái bão hòa miễn là cấu trúc được phân cực thuận và dòng điện chạy qua nó cho đến khi nguồn điện bị ngắt. 

Latch-up không nhất thiết xảy ra giữa các đường điện. Nó có thể xảy ra ở bất kỳ nơi nào có cấu trúc ký sinh bắt buộc. Nguyên nhân phổ biến gây ra hiện tượng latch-up là do điện áp tăng đột biến dương hoặc âm trên chân đầu vào hoặc đầu ra của chip kỹ thuật số vượt quá điện áp đường điện nhiều hơn mức sụt diode. Một nguyên nhân khác là do điện áp cung cấp vượt quá định mức tối đa tuyệt đối, thường là do nguồn điện tăng đột biến nhất thời. Nó dẫn đến sự cố của một điểm nối bên trong. Điều này thường xuyên xảy ra trong các mạch sử dụng nhiều điện áp nguồn không theo trình tự yêu cầu khi bật nguồn, dẫn đến điện áp trên đường dữ liệu vượt quá định mức đầu vào của các linh kiện chưa đạt đến điện áp cung cấp danh định. Latch-up cũng có thể được gây ra bởi phóng tĩnh điện.

Một nguyên nhân phổ biến khác của hiện tượng latch-up là bức xạ ion hóa khiến điều này trở thành vấn đề nghiêm trọng trong các sản phẩm điện tử được thiết kế cho các ứng dụng không gian (hoặc độ cao rất cao).

Sự can thiệp của vi sóng công suất cao cũng có thể kích hoạt latch-up.

Cả mạch tích hợp CMOS và mạch tích hợp TTL đều dễ bị latch-up ở nhiệt độ cao.

Ngăn ngừa latch-up

Có thể thiết kế chip có khả năng chống lại latch-up bằng cách thêm một lớp oxit cách điện bao quanh cả hai transistor NMOS và PMOS giúp phá vỡ cấu trúc chỉnh lưu điều khiển silicon ký sinh (SCR) giữa các transistor này. Điều này rất quan trọng trong trường hợp không thể đảm bảo trình tự thích hợp của nguồn và tín hiệu.

Các thiết bị được chế tạo trong các lớp epitaxial pha tạp nhẹ nằm trên trên chất nền pha tạp nhiều cũng ít bị latch-up hơn. Lớp pha tạp nhiều đóng vai trò như một bộ phận thoát dòng điện, tại đó các hạt mang điện thiểu số dư thừa có thể nhanh chóng kết hợp lại. 

Hầu hết các thiết bị cách điện silicon đều có khả năng chống latch-up. 

Ngoài ra, để tránh latch-up, mỗi transistor sẽ được đặt một kết nối tab riêng. Tuy nhiên nó sẽ làm tăng kích thước của thiết bị, do đó các nhà sản xuất sẽ dành không gian tối thiểu để đặt tab, ví dụ, 10 μm trong công nghệ 130 nm.